Verification Engineer (38463)
Hledám zkušeného Verification Engineera, který se připojí k týmu a bude se podílet na vývoji ultra-nízkonapěťových digitálních návrhů. Vaším úkolem bude vytvářet verifikační plány, vyvíjet UVM testbench frameworky a provádět kompletní verifikační cyklus. Budete spolupracovat s analogovým týmem, mentorovat kolegy a zlepšovat verifikační metodiky. Požaduji 3 roky praxe v digitální verifikaci, znalost SystemVerilogu, UVM a magisterský titul v oboru elektrotechniky či informatiky. Pokud máte smysl pro detail a dokážete pracovat v mezinárodním prostředí, určitě se mi ozvěte.
🚀 Projekt
- vytváření a udržování verifikačních plánů a požadavků
- provádění verifikace ultra-nízkonapěťových digitálních návrhů pomocí UVM (SystemVerilog)
- spolupráce s analogovým týmem při definování rozhraní a časových požadavků
- vývoj behaviorálních modelů a UVM testbench frameworků pro IP bloky
- mentoring méně zkušených kolegů v oblasti digitální verifikace
- zlepšování firemních verifikačních metodik a prostředí
- spolupráce s týmy v USA a Švýcarsku na sdílení osvědčených postupů
- generování testovacích vektorů pro průmyslové testy
🎯 Skills
- 3 roky zkušeností v oblasti digitální verifikace IC
- znalost verifikačních metodik UVM a SystemVerilog
- zkušenost s celým verifikačním cyklem (od RTL po gate-level)
- dobrá znalost SystemVerilogu a tvorby testbenche pomocí UVM
- magisterský titul v oboru elektrotechnika nebo informatika
- schopnost pracovat samostatně i v multikulturním prostředí
- AJ B2
💡 Nice to have
- znalost jazyka VHDL
- základy bezdrátových protokolů (HF, UHF, Bluetooth)
- zkušenosti s TCL nebo Perl
- znalost Cadence verifikačních nástrojů
- zkušenost s power-aware verifikací (UPF)
- povědomí o formálních verifikačních technikách